3.3.5
Примерни
логически
структури на
устройства
за работа с
плаваща
запетая
Тук, в
известно
противоречие
спрямо изложеното
в
предидущите
пунктове,
най-напред ще
разгледаме
логическата
структура на
устройство
за работа с
плаваща
запетая, синтезирано
на базата на
натрупващ
суматор,
разрядната
мрежа на
което не
използва
стандарта на
IEEE. Като
казваме това
разбираме
възможността
за
изпълнение
поне на четирите
аритметични
операции.
Основанията
ни да разгледаме
такова
устройство
се съдържат в
многобройните
практически
реализации на
софтуерни
модели
(емулатори)
на това устройство.
Софтуерните
модели
работят най-често
върху
физически
процесори, в
които има
само
устройство
за работа с
фиксирана запетая
и следователно
моделите са
разработени
удобно за
тази
архитектура.
Ако
физическия
процесор
разполага с
устройство
за работа с фиксирана
запетая, то
числата са
представени
в
допълнителен
код.
Последното
обезсмисля
правия код за
представяне
на мантисата
и на порядъка
в модела на
разрядната
мрежа, реализиран
с помощта на
съответните
машинни команди
(разбирай
програма, т.е.
програмен
модел). Още
повече това
се отнася за
техниките на
изместения
порядък и на
скрития бит.
За да бъдем
обаче
напълно
коректни
следва да отбележим
следния факт:
софтуерните
емулатори
често се
разработват
в условията
на изисквания
за съвместимост
на
потребителските
програми със
стари и нови
версии, както
и при
пренасянето
им върху
различни
компютърни
платформи.
Ако при разработването
на програмното
осигуряване
за даден
физически процесор
съвместимостта
е водещ
критерий, то
емулаторът
следва да
реализира
модел, който
напълно да
съответства
на използваните
стандарти,
въпреки
възможните
при това
неудобства
за
софтуерната
реализация.
Следващият
раздел е:
3.3.5.1
Логическа
структура на
устройство
за работа с
ПЗ и
натрупващ суматор
( FPU with accumulator )