Последната актуализация на този раздел е от 2019 година.

 

§ 4.2  Логическа структура на адресируеми запомнящи устройства – RAM, ROM

 

 

      В предидущия параграф беше казано, че запомнящите устройства, изградени от RAM и ROM памети, са адресируеми, т.е. като такива, всяка тяхна клетка е достъпна след подаване на валиден адрес (пореден номер на клетката в организирания запомнящ масив). Както е означено в заглавието на този раздел, тук ще представим единствено вътрешната логическа структура на тези запомнящи устройства и ще изясним тяхното най-общо функциониране. Схемите на запомнящите елементи и техните най-общи параметри ще разгледаме в отделни раздели.

      Запомнящи устройства с пряк или директен метод на достъп се представят най-общо като елементи на логическите структури както е показано на фигура 4.2.1.

 

Фиг. 4.2.1.  Структурно означение на адресируемо ЗУ и микропрограми за обръщане.

 

      Както се вижда, запомнящото устройство се свързва с други структурни елементи (устройства) чрез 3 вида шини:

·         Адресна (ША), която е входна ;

·         Даннова (ШД), която е двупосочна ;

·         Управляваща, чийто състав от линии е различен при различните видове ЗУ. На горната фигура е изобразено едно обобщено и минимално множество сигнали, необходимо за обяснение изпълнението на основните операции в устройството.

      Както може да се види от фигурата, структурата притежава най-общо 4 елемента. Това са: запомнящият масив ЗМ; k-битовият регистър на адреса Рг.АОП; n-битовият даннов регистър Рг.ДОП; и схемите, реализиращи вътрешното управление при изпълнение на алгоритмите на основните операции. Данновите регистри могат да бъдат два - за запис (входен) и за четене (изходен), ако имаме памет с разделни входове и изходи.

      Общото разбиране за алгоритъма на основните операции в този тип устройства е изразено чрез блок-схемите на микропрограмите им, представени на фигура 4.2.1. Така например, при операция запис, е логично по адресната шина към ЗУ да се подаде адресът, едновременно или с известно закъснение към данновия регистър да се подадат данните (последното зависи от организацията на шината, което ще бъде разгледано отделно). Все пак в аванс ще отбележим, че има шини, които съвместяват в различни моменти от времето адресните и данновите линии, или с други думи в един момент линиите пренасят адрес, а в друг данни.

      След записване на адреса и данните в Рг.АОП и Рг.ДОП съответно, се подава кода на операцията – управляващият сигнал “Запис”. Схемите за управление на устройството изработват необходимите вътрешни сигнали и в запомнящия масив протича процес на запис. Приема се, че операцията е завършила, когато се появи сигнал “Готов”. Този сигнал не е задължителен за различните видове памет и интегрални схеми. Обикновено той е спестен в синхронизираните ЗУ, в които честотата за външна синхронизация е съобразена със закъсненията в паметта, при което се гарантира че до края на цикъла основната операция е завършила.

      В тези запомнящи устройства се прилагат две основни организации на запомнящия масив:

·         Векторна и

·         Матрична.

А)  ЗУ с векторна организация (2Д) на запомнящия масив

      Вътрешната логическа структура на запомнящо устройство с произволен достъп с векторна организация на запомнящия масив, интерпретира разположението на клетките му като едномерен масив, т.е. във вид на колонка, както показахме в предходния раздел на фигура 4.1.1.

      Преди да представим състава на структурата ще напомним, че около запомнящите елементи има много особености, които ние тук няма да разглеждаме. Обяснението обаче на присъствието в състава на вътрешната структура на ЗУ на някои възли изисква да бъдат споменати най-общо причините за това. Най-напред ще отбележим, че изграждайки организацията на запомнящия масив, запомнящите елементи са свързани помежду си по вход и по изход с общи даннови линии. Такива са още и адресните линии, тъй като те се отнасят до всички елементи в една клетка. По тази причина следва да съобразим, че изходите на съответните елементи имат големи коефициенти на натоварване. Ще добавим още, че необходимите за физическото реализиране на основните операции електрически сигнали, влизащи и излизащи от електронната схема на запомнящия елемент, могат да имат различни нива. Някои електронни схеми изискват за своето управление сигнали с повече от две различни нива, при това тези нива във вътрешността на схемите са различни от външно уговорените за кодиране на двоичните цифри 0 и 1. Поради пасивността на някои запомнящи елементи, прочетените от тях логически стойности пък са представени от слаби сигнали, т.е. сигнали с ниски нива, други пък според принципа си на работа запомнят или четат логическата стойност инверсно. Така в структурите на запомнящите устройства стават необходими специфични електронни схеми за усилване и формиране на отделните сигнали, непосредствено достигащи схемите на запомнящите елементи. Електронните особености на запомнящите елементи ние тук няма да се занимаване, тъй като това е обект на друго направление, което излиза от обхвата на нашите интереси тук.

      И така, обобщената логическа структура на запомнящо устройство с векторна организация на запомнящите клетки, е показана на фигура 4.2.2.

 

Фиг. 4.2.2.  Структура на векторно ЗУ

 

      Приемаме, че операция запис протича в съответствие с алгоритъма от фигура 4.2.1, според който в началото приемаме, че на адресната шина ША е подаден адресът, на данновата шина ШД са подадени данните, а на входовете на схемата за управление СУ е подаден съответният комплект управляващи сигнали "Обръщение" и сигналът "Операция". Схемата за управление изработва съответните вътрешни управляващи сигнали с необходимата продължителност и закъснение, чрез които адресът се приема в Рг.А, а данните – в Рг.Д. Адресът се дешифрира в блока за адресен избор БАИ. Изходите на дешифратора се отварят в съответния момент по вътрешния сигнал "Избор". Едновременно с това се възбуждат буферните усилватели за запис БУЗ, при което информацията достига до запомнящите елементи на отворената клетка и ги превключва в ново състояние.

      При операция четене се подава адрес и комплект управляващи сигнали. Чрез сигнала “Избор” схемата за управление отваря съответната клетка и възбужда буферните усилватели за четене БУЧ. След необходимото време за превключване се подава управляващият сигнал за запис на прочетената информация в Рг.Д. След определено закъснение данните могат да се четат от този изходен регистър.

      Ние бихме искали да оценим по-нататък по някакъв начин структурата от фигура 4.2.2. За целта първоначално ще разгледаме логическата схема на запомнящия елемент. Формално тази схема читателят може да намери в различни варианти. Ние ще представим тук два на следващата фигура. Първата рисунка изобразява схема с разделни даннови връзки. Втората рисунка изобразява схема с общи даннови връзки. Функционирането на логическите схеми ще бъде изяснено по-долу в текста.

 

Фиг. 4.2.3.  Логически схеми на ЗЕ и структурното им означение

 

      Линията “Обръщение”, означена с буквата Е (Enable), всъщност е линия, идваща от дешифратора на адреса, т.е. това е разрешаващият сигнал, съответстващ на подавания адрес. От схемата на запомнящия елемент ЗЕ се вижда, че адресната линия, която го достига и прави възможна операцията, има отношение както към входа, така и към изхода на елемента. По тази причина в някои реални схеми се различават отделни адресни линии за четене и адресни линии за запис. Много често достъпът до реалните интегрални схеми, изграждащи паметта, се осигурява и от сигнал CS (Chip select).

      При включването на много запомнящи елементи към една и съща даннова линия (в запомнящия масив ЗМ), възниква проблемът на магистралната връзка или още на късото съединение. В различните технологии този проблем се решава със специфичните за нея електронни буферни схеми. На следващата фигура 4.2.4 е показана част от една примерна вътрешна структура на запомнящо устройство от този вид с организация 4x3, което означава, 4 клетки от по 3 разряда. Решението на споменатия проблем е физическото развързване на връзките чрез буферни схеми. На фигурата по-долу е показана  логическо развързване чрез логическите схеми ИЛИ.

 

Фиг. 4.2.4.  Логическа структура 2Д с организация 4x3.

 

      Показаното равнинно разположение на запомнящите елементи както в горната рисунка, така и в тази от фигура 4.2.2, определя това ЗУ като двукоординатно или двуразмерно, откъдето произтича означението му 2Д (2D). Най-характерната особеност на съвременната елементна база за построяване на запомнящи устройства е организацията на данновата шина като входно/изходна, както и възможността за обединение на отделните даннови линии в една обща точка, т.е. всяка даннова линия има магистралната организация. ЗУ от този тип са удобни за използване и реализация. Те са високоскоростни при малки обеми. С нарастване на обема им обаче те стават неикономични в оборудването, тъй като линейният дешифратор при голяма дължина на адреса има твърде сложна реализация.

Б)  ЗУ с матрична организация (3Д) на запомнящия масив

      В търсенето на оптималната организация на запомнящия масив, с цел отстраняване на недостатъците на 2-размерната структура, са реализирани и други схеми на подреждане на запомнящите елементи в адресното пространство. Ще разгледаме подреждане на запомнящите елементи в пространствена (кубическа) форма. При това подреждане запомнящите клетки не се подреждат в едномерна (векторна) последователност, а се разполагат в двумерна (матрична) схема. Получава се структура най-общо съответстваща на показаната на фигура 4.2.5.

 

Фиг. 4.2.5.  Логическа структура на матрично ЗУ

 

      От фигурата се вижда, че в успоредни равнини са разположени едноименните разряди на всички клетки. За да се осъществи обръщение към даден запомнящ елемент трябва да му бъдат указани координатите в матричната схема - в кой ред (координата Y) и в коя колонка (координата X) се намира той. Както може да се види по-горе от рисунката, k-битовият адрес се интерпретира формално като съставен от две части, които се предполага (или е удобно да се приеме), че са еднакви. Логическата функцията разрешение за достъп във всеки отделен запомнящ елемент се получава като логическа конюнкция от двете координати. В този случай координатите се наричат адреси - адрес по абсцисата X и адрес по ординатата Y. За разлика от запомнящият елемент, показан на фигура 4.2.4, запомнящият елемент в разглежданата структура има два адресни входа X и Y, а адресът на клетка се представя от съставната двойка адреси Адр≡(X,Y). Логическата схема на запомнящия масив в устройство от този вид (3-координатно - 3Д (3D)) и същия обем (4х3) е показана на фигура 4.2.6. Организацията на адресното пространство е 2х2.

 

Фиг. 4.2.6.  Логическа структура 3Д с организация 4x3.

 

      Наличието на две различни схеми за организация (вижте фигура 4.2.2 и фигура 4.2.5) дава основание за сравнение. Критерият, който е актуален в случая, е в апаратните разходи за реализация на структурите. Справедливо е сравнението да се проведе при еднакви условия, т.е. между две запомнящи устройства с еднакъв обем, т.е. еднакъв брой запомнящи клетки. Ако приемем, че адресът има дължина k[b], то обемът е

Тъй като в двете структури запомнящите клетки имат еднакъв брой запомнящи елементи, те не се разглеждат. На сравнение се подлага обемът на останалото оборудване, а то е съсредоточено главно в дешифрирането на адреса и достъпа на данните. Можем да приемем, че в двете структури, обемът на апаратните разходи за реализация на разрешението за достъп до една клетка е еднакво. При това предположение можем да изразим обемът на апаратните разходи за цялото устройство в първо приближение чрез броя на линиите за достъп, които в структурата 2Д, както вече споменахме са 2k на брой.

      В логическата структура от фигура 4.2.5 се вижда, че оборудването за достъп, в лицето на блоковете за хоризонтално и вертикално адресно избиране (БХАИ, БВАИ) е пропорционално на числото

тъй като адресните шини в двете направление делят k-битовия адрес на две равни части. Тъй блоковете за адресно избиране са два, обемът на апаратните разходи за тяхното реализиране може да бъде оценен така:

      Подлагайки на сравнение двете оценки, стигаме до твърдението, че

      Главният извод, който може да се направи от направеното сравнение е, че разходите за реализация на достъпа в устройства с организация 3Д намаляват значително според неравенство (4.2.2) с нарастването на дължината на адреса. С други думи, при големи обеми на паметта, е по-изгодно тя да бъде реализирана с организация 3Д. Много показателно е съвместното наблюдение на графиките на двете оценки, изчертани на фигура 4.2.7.

 

Фиг. 4.2.7.  Графики на функциите от неравенство (4.2.2)

 

      Конструктивно завършените интегрални схеми на полупроводниковите памети могат да съдържат запомнящи елементи само от един слой (една банка) на запомнящия куб ЗК, т.е. да бъдат едноразрядни. Например, интегралната схема с организация 64[Кi]x1, може да се възприема външно от потребителя като една колонка от 64[Кi] на брой запомнящи елемента, но вътрешната организация на същите е матрична. Формиране на куб с дебелина 8[b] може да се получи с 8 интегрални схеми с общо адресиране, което ще означава памет с обем 64[KiB]. За улеснение на потребителя обаче производителите произвеждат схеми и с кубична организация на запомнящия масив, за което читателят ще може да прочете в следващите раздели. Според броя на банките в него техният изход най-често има организацията х4; х8; х16, х32.

 

 

Следващият раздел е:

4.2.1  Полупроводникови статични памети – SRAM  (ASRAM, SSRAM)