Последната актуализация на този раздел е от 2019 година.

 

4.2.1  Полупроводникови статични памети – SRAM  (ASRAM, SSRAM)

 

 

      Както вече казахме, статичната памет – SRAM (Static Random Access Memory) съхранява записаната в нея информация в статичен режим, т.е. неограничено дълго време при наличие на захранване. Запомнящите елементи представляват логически схеми с две устойчиви състояния, т.е. това са тригери. По причина на самопроизволното установяване на запомнящите тригери при включване на захранването, първоначалното съдържание на статичната памет е непредсказуемо. Ето защо, когато статичната памет трябва да помни своето съдържание, тя се захранва допълнително от акумулаторна батерийка. В сравнение със запомнящите елементи на динамичните памети, тригерните запомнящи елементи имат по-сложна електронна схема и заемат по-голяма площ върху полупроводниковия кристал, но в замяна на това тяхното управление е по-просто и не се нуждаят от странични процедури, като например опресняване на данните. Бързодействието и консумацията на тези интегрални схеми се определя от съвременните производствени технологии. Както при по-различни, но подобни ситуации, вече сме отбелязвали и тук ще обърнем внимание на това, че за съвременните технологични параметри на едно или друго изделие, читателят следва да се осведомява от специализираните публикации. Логическата структура и функциониране на съвременните памети са достатъчно сложни. Това разбиране се усложнява от множеството разновидности на паметта, както и от различните сфери на приложение. Тъй като “гладът” за памет е вечен, тя никога недостига, а и е желателно да бъде все по-бърза, нейното детайлно и задълбочено представяне изисква повече внимание от това, което тук бихме могли да отделим.

      Основните технически параметри на този тип устройства зависят най вече от техните градивни елементи, ето защо не можем да подминем повествованието за това. Длъжни сме да предупредим читателят, че това което ще представим тук за градивните елементи, няма да бъде най-актуалното, въпреки старанието ни. Това се дължи на изключително интензивните научни изследвания, насочени към създаване на нови материали, които да позволят все по-високи скорости, заемане на все по-малка площ върху кристалната подложка, все по-нисък разход на енергия и много други параметри, преследвани в съвременните памети. Основните сведения за използваните електронни елементи, за които ще стане дума по-надолу, са обект и на други свързани научни и технически области, но ние, в желанието си да бъдем по-полезни и ясни, ще започнем по-отдалеч, разбирайки прекрасно, че границата между необходимото и достатъчното в изложението е много размита, условна и индивидуална за всеки читател.

 

Какво е полупроводник

      В началото ще отбележим, че от гледна точка на поведението на различни материали в условията на електрическо поле, същите се разделят най-общо на две групи – проводници на електричество и изолатори (диелектрици), т.е. материали, през които не протича ток въпреки външното електрическо поле. Известни са обаче и материали, за които електропроводимостта не е чуждо явление. Степента на тяхната електропроводимост е слаба и се влияе от величината на приложеното върху тях електрическо поле, от чистотата на материала, от вида на вътрешните примеси в материала и от тяхната концентрация, от външната температура, от светлината и от други фактори. Поведението на тези материали в посочените условия дава основание за тяхното наименование – полупроводници. Полупроводникови материали са силиций (Si), германий (Ge), както и техни съединения като галиев арсенид (GaAs), силициев карбид (SiC), имащи кристална структура. Известни са още течни полупроводници, като смеси на арсен (As), селен (Se), телур (Te).

      Същността на полупроводимостта може кратко да бъде пояснена така – в структурата на атома, електроните обикалят около ядрото му по различни орбити, като са удържани в тях от положителния му заряд. При внасяне на енергия в материала, например при загряване, електроните могат да преминават от ниска към по-висока орбита. Тези орбити са фиксирани (дискретни) и се наричат енергийни зони. От гледна точка на проводимостта са интересни двете най-външни енергийни зони, които се наричат валентна зона и зона на проводимостта. Областта между тези две зони се нарича забранена зона. Енергията на електроните във валентната зона не е достатъчна за да могат те да я напуснат и да преминат в зоната на проводимостта. За да преминат в зоната на проводимостта, т.е. да станат свободни електрони, те трябва да получат енергия отвън, която следва да е достатъчна, за да прескочат забранената зона. Броят на свободните електрони, които могат да бъдат освободени, определя степента на проводимост. Именно ширината на свободната зона определя материалите като проводници, полупроводници и изолатори.

      Добавянето на малки количества примеси в структурата на полупроводник може да окаже драстично влияние върху неговите свойства. Процесът на това “замърсяване” е известен като допинг. Особен интерес представляват примесите от материали, които могат да се вградят в кристалната решетка на полупроводниковия материал, но имат различен брой валентни електрони. Пример на такова “допингиране” е наличието на фосфор (Р) в силициевия материал. Фосфорът е 5-валентен химичен елемент - т.е. той има пет валентни електрона в електронната си обвивка. Когато в решетката на силициевия кристал има фосфорен атом, четири от неговите валентни електрони са плътно ковалентното свързвани към възлите на решетката. Петият електронен елемент обаче е слабо свързан и е свободен да се движи в кристалната решетка, което го прави носител на електрически ток. Материалите като фосфора са известни още като донорни примеси, защото те произвеждат излишък от свободни електрони. Други такива 5-валентни химически елементи са антимон (Sb) и арсен (Ar). Полупроводници, съдържащи такива примеси се наричат тип "N", тъй като те имат свободни отрицателни носители, т.е. такива материали се характеризират с n-проводимост. Тъй като силицият е 4-валентен химически елемент, то за получаване на полупроводник с р-проводимост, за неговото “замърсяване” се използват 3-валентните химически елементи, като бор (B), галий (Ga), алуминий (Al). Тези елементи се наричат акцепторни примеси.

      Всеки преход на електрон от валентната зона в зоната на проводимостта поражда образуване на така наречената “дупка” във валентната зона. Атомът, които е загубил електрон, се превръща в положително зареден йон. Тъй като дупката може да мигрира в структурата на кристалната решетка, тя също представлява носител на електричество. Тази миграция обаче не е фактическа, а мнима, по което се различава от тази на електроните. В единица обем от материала броят на свободните електрони може да бъде равен на броя на дупките. Всички тези носители на електричество имат хаотично (ненасочено) движение. Това състояние се нарича термодинамично равновесие.

 

Понятие за P-N преход

      Термодинамичното равновесие може да се илюстрира така

 

Фиг. 4.2.1.1.  Термодинамично равновесие в неутрален материал

 

      Когато повърхностите на два неутрални полупроводникови материала се допрат, около повърхността на допир се образува слой на изчерпване на свободните в съответния материал носители. Това се дължи на дифузията на свободните носители през границата на допир. Съответно, на електроните от областта с p-проводимост в областта с n-проводимост и обратно – на свободните дупки в областта с n-проводимост в областта с p-проводимост. В резултат на дифузията в слоевете, близки до границата на прехода, се образуват зони на дисбаланс, които пораждат електрическо поле. Това поле създава потенциална бариера за носителите и те не могат да продължават да преминават през образувалият се граничен преход, положение, илюстрирано на следващата фигура.

 

Фиг. 4.2.1.2.  Илюстрация на pn преход

 

      Прилагане на външно електрическо поле върху цялостната структура, показана на фигурата, (-/+) или (+/-), повлиява на равновесието в прехода, като го разширява или стеснява. С помощта на външното електрическо поле става възможно да се управлява количеството на носителите, преодоляващи бариерния преход, т.е. да се управлява потенциална разлика в прехода.

      Под действието на външно електрично поле движението на електроните и дупките става насочено. При това дупките се движат към отрицателния полюс на източника, а електроните – към положителния. Това, което науката използва, е фактът, че чрез величината на приложеното електрическо поле става възможно да се управлява степента на проводимостта в материала. Това открива пътя към всичко, което ще изложим по-долу.

 

Активни електронни елементи

      От всевъзможните активни електронни елементи, тук ни интересуват само един, наричан транзистор. Транзисторите са два типа - биполярни и полеви. Транзисторът е активен електронен елемент (управляем елемент), с помощта на който се постигат ефектите, за които ще става дума тук. И в двата вида транзистори се цели управление на силата на тока, който може да премине през тях, тъй като от това зависят изходните ефекти, които желаем. В биполярния транзистор силата на изходния ток се управлява от силата на тока, които се пропуска през управляващия електрод, наричан база. За разлика от биполярния, в полевия транзистор, управлението на протичащия през него електрически ток, се постига чрез електрическото поле, което се прилага върху електрода, наричан затвор. Това желание се постига чрез съответно конструираната структура на електронния елемент.

 

Фиг. 4.2.1.3.  Илюстрация на управление на проводимост

 

      Полевите транзистори се делят на две основни групи:

1.       С управляващ (p-n) преход;

2.       С управление на изолиран затвор. За тази конструкция съществуват две разновидности:

·         Транзистори с вграден канал;

·         Транзистори с индуциран канал. Счита се, че транзисторите с индуциран канал са доминиращият вид в съвременните интегрални схеми.

 

Кратки сведения за полупроводниковите технологии

      Кристалните подложки, върху които се изработват интегралните схеми, се произвеждат от чист и без дефекти силициев монокристал. Процесът за неговото получаване е изобретен от полския химик Ян Чохларски и представлява бавно изтегляне на кристала от разтопен силиций. Изтегленият цилиндър се нарязва на дискове със следните възможни размери:

 

Диаметър

1[inch]

25,4[mm]

2[inch]

50,8[mm]

3[inch]

76,2[mm]

4[inch]

100[mm]

5[inch]

125[mm]

6[inch]

150[mm]

8[inch]

200[mm]

12[inch]

300[mm]

18[inch]

450[mm]

Дебелина

275[µm]

275[µm]

375[µm]

525[µm]

625[µm]

675[µm]

725[µm]

775[µm]

825[µm]

 

      Подложките от други материали обикновено не надвишават 100[mm] в диаметър и имат различна дебелина от силициевите със същия диаметър. Дебелината на подложката се определя от механичните свойства на използвания материал.

      Нарязаните подложки се шлифоват и полират.

      Производството на електронните елементи започва с нанасяне върху полираната повърхност на кристала на тънък слой диелектрик (изолатор). С това се цели да се предпази повърхността на чистия материал от замърсяване и от механични повреди. Процесът по нанасяне на диелектрика се нарича окисление. Окислението се постига в затворена камера, където подложката се нагрява до около 1000°С в обкръжение на влажен кислород. След необходимото време, върху силициевата повърхност се образува изолиращият слой от силициев окис (SiO2) с дебелина от около 2[mm]. С развитието на технологиите тази дебелина е намалена до 1,2 [nm] – около 5 атома. Изтъняването на диелектрика обаче води до увеличени токови загуби. Тези загуби формират около 40% от топлината, която трябва да се отделя от интегралните схеми. За да се подобрят електрическите характеристики Intel заменя силициевия диоксид със силициев оксинитрат (SiON).

      След това в защитния слой се изрязват отвори с необходимата форма и размери. Така върху повърхността на подложката се получава първата оксидна рисунка (маска). Процесът се нарича фотолитография и по същество се състои от следните стъпки:

1.       Повърхността се покрива с тънък слой светочувствителна емулсия;

2.       Върху повърхността се поставя първата маска с необходимия рисунък и се осветява;

3.       Следва проявяване, при което неосветените участъци на повърхността се втвърдяват;

4.       Следващата процедура е ецване, при която осветените участъци с емулсия се разтварят (отмиват, отстраняват);

5.       Така в откритите участъци от повърхността на кристалната подложка следва процес на разтваряне на защитния диелектрик, с който предварително е била покрита подложката. Това се постига чрез промиване с флуороводородна киселина;

6.       Следват множество процеси на дифузия, рисуване и пак дифузия и пр., докато се постигне желаната полупроводникова структура в дълбочината на материала.

 

Планарно-епитаксиална технология

      Тази технология се състои основно от два процеса:

1.    Епитаксия - нарастване на повърхностния слой. Под епитаксия се разбира отлагане на монокристален слой от полупроводник с високи кристалографски качества и дефинирани геометрични и физични параметри върху подложка, чиято кристална решетка има еднакви или близки параметри до тези на отлагания материал. Отлагането на монокристалния слой върху подложката преминава през няколко фази, най-съществените от които са следните две: образуване на зародиш с микроскопични размери и нарастване на зародиша до получаване на микроскопичен слой. Нарастването на повърхността на кристала се постига в затворена среда при висока температура и съответно налягане чрез внасяне в тази среда на съответните агресивни материали.

2.    Дифузия – проникване на атоми на съответни примеси в кристалната решетка на подложката, подавани в затворена камерата при 1200°С в газообразна форма. Управлявайки процеса на дифузия на чуждите атоми, чрез температура, налягане, състав на примесите, концентрация и пр., се получават вградени в подложката слоеве (области) с друга, различна електрическа проводимост и други параметри. В последно време вместо дифузия се използва метод, наречен йонна имплантация или йонно легиране. В тази технология легиращото вещество се йонизира и ускорява в силно електрическо поле, така че негови микроскопични частици да проникнат в полупроводника.

      В цялостното изготвяне на интегралните схеми се прилагат още и други процеси като:

·       Измиване;

·       Термични обработки, вкл. Оксидиране;

·       Фотолитография (или друг вид литография);

·       Сухо ецване;

·       Мокро ецване;

·       Плазмено ецване;

·       Термично изпарение на материал (чрез резистивно или електронно-лъчево нагряване);

·       Химическо или плазмено-химическо отлагане на материал от газообразна фаза;

·       Процеси на отлагане във вакуум, физично отлагане, химическо отлагане от парна фаза;

·       Йонно разпрашаване в тлеещ разряд;

·       Йонна имплантация;

·       Вакуумно-дъгово нанасяне на материал;

·       Механическо и химико-механическо полиране;

·       Електрическо тестване;

·       Разрязване;

·       Капсулиране на интегралните схеми;

·       И др.

 

Полупроводникови транзистори (МОП-транзистори)

      Без да се задълбочаваме повече, ще поясним структурата на полевия транзистор с управляващ индуциран преход, която се постига в материала на подложката с помощта на споменатите по-горе технологии.

 

Фиг. 4.2.1.4.  (n-p-n) структура на полеви транзистор с индуциран преход

 

      Рисунката изобразява (n-p-n) структура. Структурата е трислойна и се нарича МОП (Метал-Окис-Полупроводник). Ако на Затвора се подаде напрежение, в подложката започва индуциране на канал. Това означава, че под Затвора възниква електрическо поле, което привлича отрицателните носители на електричество (електрони). При това, между положително заредения Затвор и натрупаните под него електрони, не може да протече ток, тъй като двата полюса са разделени от изолиращия слой силициев диоксид. В същото време в подложката (в противоположна посока) се събират положителните носители на електричество (дупките).

      Скупчените под Затвора електрони образуват тънък слой, който практически съединява Истока със Стока. Тази връзка се нарича N-канал, който е индуциран (създаден) от електрическото поле, породено от подаденото върху Затвора напрежение. Транзистор с такъв канал се нарича N-канален. Образуваният канал е практическа връзка, по която протича ток, а неговата сила може да се управлява от напрежението върху Затвора. С други думи, напрежението върху Затвора управлява съпротивлението на канала, с което регулира силата на протичащия в него ток. Този ток се насочва в нужната посока от напрежение, което се подава между другите два електрода – Сток и Исток.

      Сменяйки вида на проводимостта в трите зони на структурата, получаваме обратна (p-n-p) структура на транзистора, в която основните носители на ток са дупките. В такъв транзистор се индуцира Р-канал. Транзистор с Р-канал изисква обратна полярност на двете напрежения (захранващо и управляващо).

      Условните графични означения на двата типа полеви транзистори са представени на следващата рисунка.

 

Фиг. 4.2.1.5.  УГО на N-канален и на Р-канален полеви транзистор

 

      Поради голямото разнообразие в полупроводниковите транзисторни структури, е възможно читателят да срещне и други условни графични означения, на които ние тук няма да се спираме.

      Сдвояването (допълването) на два транзистора с различни канали на проводимост е съвременна практика при изграждане на електронни схеми. Такива двойки транзистори се определят като КМОП-транзистори (комплементарни МОП-транзистори) или още CMOS (Complеmentary MOS). Сдвоената двойка транзистори дава изключително икономичната електронна схема, изпълняваща ролята на логически инвертор, представена на следващата фигура.

 

Фиг. 4.2.1.6.  Принципна електрическа схема и УГО на логически инвертор

 

      Ако местата на транзисторите в горната схема се разменят, захранващото напрежение е (-V). Схемата се интерпретира като два последователно свързани ключа, които се включват или изключват противофазно в последователната верига от (+V) към маса (Ground). Така на изход излиза напрежение близко до (Gnd), когато е включен долния транзистор или до (+V), когато е включен горния транзистор. Читателят следва да се убеди в логическата функция на схемата, а именно, че тя е логически инвертор.

 

Статични запомнящи елементи в SRAM памети с еднотипни транзистори

      Ще разгледаме една примерна схема на запомнящия елемент – фигура 4.2.1.7 по-долу. В него елементарният тригер е образуван от транзисторите Т1 и Т2, които получават захранване през резисторите R1 и R2, образувани чрез окъсени транзисторни преходи. Транзисторните двойки (Т3,Т4) и (Т5,Т6) играят ролята на ключови буфери. Освен към общото захранване запомнящите елементи са подключени към общи парафазни даннови линии - D, not(D). Те са както входни така и изходни. В неактивно състояние запомнящият елемент съхранява състоянието си във времето неограничено дълго. В това състояние транзисторите Т3, Т4, Т5, и Т6 са изключени. Усилвателите за запис УЗ и за четене УЧ се включват по вътрешен управляващ сигнал от тип “избор” в комбинация със кода на съответната операция (вижте в предходния раздел фигура 4.2.2).

 

Фиг. 4.2.1.7.  Обобщена принципна схема на запомнящ елемент на SRAM

 

      Тъй като основните операции са две (четене и запис) кода на операцията е еднобитов. Така за неговото пренасяне е достатъчна една линия, която обикновено се означава R/not(W), от което разбираме, че логическата стойност 1 съответства на операция четене, а 0 - на запис. Така се получава, че запис в запомнящия елемент може да се постигне при ниско ниво на сигнала R/not(W) , който заедно с някой от разрешаващите сигнали (например сигналът за избор not(CS)) формира разрешаващ сигнал за включване на усилвателите за запис, през които преминава комплектът стойности на данните (D, not(D)). Допълнителното условие за изпълнение на която и да е операция е запомнящият елемент да бъде избран, т.е. да са дешифрирани адресите ADDRX и ADDRY. Когато адресите са дешифрирани, са включени буферните транзистори (Т3,Т4) и (Т5,Т6) съответно.

      От горната схема се вижда, че при запис правата логическа стойност D управлява транзистор Т2, като преминава през Т5 и Т3. В същото време инверсната стойност not(D) управлява транзистор Т1 през Т6 и Т4. При изпълнение на операция четене усилвателите за запис са изключени, така избраният запомнящ елемент чрез транзистор Т3 поставя съдържанието си на данновата линия, при което е включен усилвателят за четене УЧ. В примерната схема от горната фигура е изобразен само един усилвател за четене, съответстващ на правата изходна стойност – линията D. Читателят навярно разбира, че двете фази на записвания бит са необходими заради двата входа на тригерния запомнящ елемент. С други думи тук се налага двуфазна схема на запис (вижте книга [3], раздел 3).

 

Статични запомнящи елементи в SRAM памети с комплементарни двойки

      Технологията CMOS (complementary metal-oxide semiconductor) прилага електронна схема за запомнящия елемент, която съответства на следната логическа схема:

 

                       

Фиг. 4.2.1.8.  Схема на CMOS запомнящ елемент и изглед на интегрална реализация

 

      Означението на типа на транзисторите в схемата на логическия инвертор е опростено, което позволява да се обобщят възможностите на схемите с положително и отрицателно захранване. Кръгчето, поставено на Затвора указва само, че съответният транзистор в двойката има обратна проводимост.

      Интерфейсът на статичната памет е почти идентичен с този на динамичната памет. Единственото различие произлиза от факта, че статичната памет има значително по-малък обем, откъдето следва, че за адресиране на нейните клетки е необходим значително по-къс адрес. Когато статичната памет е изпълнена като самостоятелна интегрална схема и не е разположена на процесорния кристал нейните даннови входове и изходи са обединени, което изисква управляващ сигнал за режим на работа WE (Write Enable). Режим (операция) “четене” се назначава от високо ниво на сигнала (WE=1), а операция “запис” от ниското ниво (WE=0). Когато статичната памет е разположена върху кристала на процесора данновите линии на се мултеплексират, което позволява едновременно четене от една клетка и запис в друга.

      Двата матрични адреса Ax и Ay попадат на съответните адресни дешифратори едновременно.

 

Фиг. 4.2.1.9.  Опростена структура на SRAM-памет с организация (1[Mi]x64[b]), т.е. с обем 8[MiB]

 

      Както може да се види организацията на запомнящия масив е от вида 3D. Адресирана клетка има дължина 64 бита (8 байта), тъй като данновата шина е с тази ширина. Данновите линии на паметта са буферирани, което означава, че данновата шина е двупосочна. Дешифрираният адрес осигурява сигнал за достъп до запомнящите елементи (вижте фигура 4.2.3). Разрешението се превключва към вход или към изход в зависимост от сигнала за операция (четене или запис). Както се вижда от схемата, достъпът да запомнящите елементи се управлява от контролера на паметта СМ (Control Memory), към който са подведени три външни сигнала – not(CS), not(OE) и not(WE). Сигналът CS понякога се означава CE - (Chip Enable). Логическата схема за обвързване на тези сигнали е следната

 

 

Статични запомнящи елементи в SRAM памети с комплементарни двойки

      Недостатък на 6-транзисторния запомнящ елемент се състои в това, че той не позволява обръщение към повече от една запомняща клетка, избрана от съответния адрес. Паралелно четене на няколко клетки едновременно, принадлежащи на една и съща банка (термин, който ще бъде пояснен в следващите раздели) не е възможно. Не е възможно и едновременно четене от една клетка и запис в друга клетка. С увеличаване на броя на транзисторите в схемата на запомнящия елемент обаче същият може да стане много-портов. Това се постига чрез добавяне на необходимия брой комплекти от управляващи транзистори, като всеки комплект е подключен към свои адресни и даннови линии. Много-портовата организация подпомага обмена на данни паралелно с повече от едно устройство.

      Най-често статичните памети се предлагат като дву-портови памети. Електронната схема на запомнящият елемент на такава CMOS-памет е представена на фигура 4.2.1.10. Обърнете внимание на големия брой транзистори – за реализация например на 32[KiB] такава дву-портова статична памет ще бъдат необходими над 2 милиона транзистора!

 

Фиг. 4.2.1.10.  CMOS запомнящ елемент на 2-портова памет

 

      Едно q-портово ЗУ например има q на брой независими комплекта от адресни, даннови и управляващи шини, които гарантират едновременен и независим достъп до това ЗУ от q на брой други устройства (абонати). Към сегашния момент серийно се произвеждат 2 или 4 портови ЗУ. Подобна организация позволява съществено да се опрости изграждането на многопроцесорни системи, където много-портовите ЗУ играят ролята на памет с общ достъп.

      В схемата на запомнящия елемент (фигура 4.2.1.10) транзисторните двойки (Т11, Т12) и (Т21, Т22), осигуряват достъп от две направления (от два адреса X и Y). Разбира се, достъп до една и съща клетка от различни устройства, искащи изпълнение на различни, или дори еднакви операции, следва да се блокира, или да се арбитрира, с цел бъдещо последователно изпълнение. Вероятността за конфликт при обръщение се оценява на около 0,1% и за да бъде елиминирана тя, се вграждат апаратни арбитри, които използват сигнал “Заето” (“Busy”). Схемата на апаратния арбитър за една клетка е представена на следващата фигура.

 

Фиг. 4.2.1.11.  Логика на арбитъра с използване на сигнал “Заето”

 

      Схемата на арбитъра осигурява формирането на сигнал "Заето" (Busy), блокиращ записа в клетката (Write under ban), искан от онова устройство, което подава адреса със закъснение, както и вземане на решение в полза на един от абонатите при едновременно постъпване на адресите. Арбитърът съдържа два компаратора (С1 и С2), два закъснителни елемента (DL1 и DL2), един RS-тригер и формирователите на сигналите “Заето".

      Изборът на адреса, получаващ първи правото за достъп до клетката, се осигурява от закъснителните елементи DL и компараторите С по следната логика: ако дешифраторът на адреса Х1 се е установил, а този на адрес Х2 все още не, то кампаратор С2 ще се превключи в състояние “1” веднага. В същото време компаратор С1 ще закъснее с превключването си, което се определя от закъснителния елемент DL1. Тази ситуация се фиксира в RS-тригера, чиито изходи Q1,Q2 могат да образуват три състояния:  (Q1=Q2=1;  Q1=0,Q2=1;  Q1=1,Q2=0). В изходно състояние Q1=Q2=1, тъй като и двата компаратора подават сигнал “0". В случай, когато от С2 пристигне сигнал “1", то Q2=0, докато Q1=1, тъй като от С1 единицата ще пристигне по-късно. В резултат на тази ситуация ще се формира сигнал за забрана на запис (not(Write under ban)=1) от страна на абонат 2.

      В случай на напълно едновременно обръщение, двата компаратора C1,C2 ще подадат едновременно две единици към тригера, който ще се установи самопроизволно в едно от нормалните за него състояния (1,0) или (0,1), с което ще бъде дадено правото на съответния абонат.

      Сигналите за достъп “Enable1”,"Enable2" постъпват директно на RS-тригера, с което се заобикаля арбитрирането, когато има обръщение само от един абонат.

      Тъй като достъп до една клетка могат да поискат два абоната, то паметта е снабдена със средства за обмен на съобщения с последните – сигнали за прекъсване и семафори. Това са апаратни и съответно програмни средства.

      За целите на системата на прекъсване двете последни клетки (тези с най-големите адреси) се използват в качеството им на “пощенски кутии” за обмен на съобщения межди абонатите 1 и абонатите 2. Когато един абонат запише съобщение в своята пощенска кутия, се формира заявка за прекъсване към противоположния абонат. Когато абонат прочете съобщение от своята пощенска кутия, сигналът за прекъсване към другия абонат автоматично се сваля.

      В 2-портовата памет се реализира 8 битов регистър за семафори. Състоянието на всеки бит в този регистър може да бъде прочетено и променено от всеки абонат на паметта. Тази информация позволява на абонатите да съобщават един на друг за настъпилите в тях събития. Същността на тези събития не е фиксирана и съответните програми имат право да я определят по своему. Обикновено чрез системата от семафори се делегира правото на един от процесорите монополно да владее даден блок, до завършване на операциите с него. В такъв случай процесорът, който монополно владее даден блок данни, установява даден семафор в състояние “1”, и го възвръща в състояние "0" след приключване на монополния режим. Програмистът е този, който е длъжен да определи разпределението и правилата за използване на семафорите.

      Често една схема не е достатъчна да осигури необходимия обем или разрядност на много-портовата памет, така че и в двата случая се налага съединяването на няколко схеми, съответно последователно или паралелно. В случая на паралелно подключване на паметите, с цел получаване на необходимата дължина на запомнящите клетки, възникват проблеми с арбитрирането при еднакво адресиране на клетки в отделните схеми. Проблемът се състои в това, че поради не еднаквите технически параметри в отделните схеми, могат да бъдат дадени права на различни абонати, когато това следва да се направи за един и същи абонат. За да се изключи тази възможност схемите на паметите се произвеждат в два варианта: “главен" (master) и “подчинен" (slave). Решение взема схемата, определената за главна. Всички подчинени схеми възприемат наложеното им решение.

      Приема се, че много-портовата памет представлява по-прогресивен подход от подхода на деление на паметта на банки.

 

Видове статични памети

      Съществуват минимум три типа статическа памет. Основната разновидност на статичните памети се отбелязва като асинхронна (Asynchronous SRAM). Тази памет е без особености и фактът, че тя е асинхронна често се пропуска и се означава просто като статична – SRAM. Интегралните схеми от този вид памети се монтират в корпуси тип DIP, TSOP или PLCC и имат опростен асинхронен интерфейс. На долната рисунка е показан един типичен DIP-24 корпус.

      Опростеният асинхронен интерфейс включва следните шини и линии за връзка:

·         Адресна шина  Aj ,   j=0, 1, 2, …, (k-1)  –  входна ;

·         Даннова шина  DQi ,   i=0, 1, 2, … (n-1)  –  входно-изходна ;

·         Линии за управление – not(CS) (Chip select) ;  not(OE) (Output Enable)  и  not(WE) (Write Enable) ;

      За да се работи с интегралната схема, тя трябва да бъде избрана, което става при подаване на логическо ниво “0” на вход not(CS).  Изходните даннови линии DQi са буферирани и при липса на сигнал not(OE) се намират в “трето” логическо състояние, т.е. говорим че са изключени. Логическа стойност “0” на входа not(WE) прави операция запис възможна. Вътрешната логическа структура на статичните памети съответства на показаната на фигура 4.2.1.9 по-горе, както и на фигура 4.2.5 в предходния раздел 3D структура.

·         Асинхронна статична памет (Asynchronous SRAM - ASRAM).

      Схемите на този тип памет имат най-простия асинхронен интерфейс, който се състои от:

·       Адресна шина;

·       Дннова шина;

·       Управляваща шина.

      Управляващата шина е формирана от 3 сигнала:

·       Сигнал за избор на схема (not(CS) – Chip Select);

·       Сигнал за управление на изходните даннови буфери (not(OE) – Output Enable);

·       Сигнал разрешение за запис (not(WE) – Write Enable).

      Обменът на данни (запис и четене) при асинхронните SRAM (Asynchronous SRAM) се прави в момента на подаване на съответната команда без да са необходими тактови импулси. Времедиаграмите на операциите четене и запис в статическите памети практически не се отличават от тези на динамичните памети, което не удивително, тъй като свързващите интерфейси са сходни.

Цикъл на операция “четене”

 

Фиг. 4.2.1.12.  Типична времедиаграма на операция “четене” в асинхронна статична памет

 

      Цикълът на операция “четене” започва със сваляне на нивото на сигнала not(CS), с което интегралните схеми се подготвят. Към този момент на адресните линии процесорът следва да е поставил валидния адрес на клетката, чието съдържание иска да прочете. Заедно с това той издава и кода на операцията - not(WE)=1. Нивото на сигнала not(OE) по това време е без значение, тъй като данновите линии са отключени и се намират във висок импеданс. С конструктивно определената латентност (закъснение) процесорът разрешава отварянето на изходните даннови буфери на паметта.

      С изтичането на латентността  tдостъпен адрес  стабилните данни достигат вътрешния регистър в процесора, където се фиксират. С фиксиране на данните в процесора операцията завършва и управляващите сигнали и адреса се установяват в съответната последователност в неактивните си нива. Управлението на паметта поддържа още известно време данните и след съответната латентност (специфична за самата памет) данновите линии се изключват. Времето за обмен  tцикъл  за различните интегрални схеми се движи в интервала от 50 до 1 [ns]. Разбира се техническите каталожни данни читателят може да установи от съответната техническа документация. Определянето на латентностите зависи от конструктивното разположение на паметта, тъй като то определя разстоянията, които ще следва да преодоляват сигналите. Тук е добре да се знаят някои технически оценки, например за 1[ns] сигналът изминава едва 14[sm]. И още, при честота от 533[MHz] тактовата последователност върху FSB (PC1066) има период 1,88[ns]. Ето защо пределните скорости са в пряка зависимост от разстоянията – такава е реалността!

Цикъл на операция “запис”

      Цикълът на операция “запис” протича в обратен ред. В началото на цикъла  на адресната шина процесорът извежда искания адрес, в който ще записва данни и заедно с това подава кода на операцията not(WE)=0.

 

Фиг. 4.2.1.13.  Типична времедиаграма на операция “запис” в асинхронна статична памет

 

      При тази операция сигналът  not(CS)=0  закъснява по отношение началото на цикъла. Закъснението е необходимо за да може схемите на паметта да декодират адреса. След това се отварят входните даннови буфери и запомнящите тригери на клетката се превключват според нивата на битовите линии.

      Необходимо е да отбележим, че към този момент асинхронната статична памет не се използва вече. Тя не работи синхронно с тактуващия контролер, който към момента на изтичане на текущия такт не е уверен, че операцията с паметта е завършила, което изисква допълнителен такт за изчакване. Тази логика снижава производителността на системата.

·         Синхронна статична памет (Synchronous SRAM - SSRAM).

      Функционирането на този вид памет се контролира от тактова последователност, импулсите на която управляват превключванията в нейните схеми. При това тези превключвания са подчинени на изискванията на процесора и не са самостоятелни. По тази причина говорим още, че паметта е синхронизирана или още съгласувана с процесора. Времето за достъп до клетка в паметта се помества в тактовия период на тактовата последователност CLK (Clock). Този сигнал се използва в структурата на паметта главно за синхронизация на процесите със системната шина на процесора по предния фронт (Rising Edge) или по задния фронт (Falling Edge). Обикновено този вид памет реализира процесорната кеш памет на първо ниво.

      Изискванията за висока производителност на статичната памет водят до обогатяване на логическата й структура с нови логически възли. Така например, при запис входните данни се фиксират във входен регистър. Най-стария вид синхронна SRAM памет се определя като памет с единична скорост (Single Date Rate) защото за един такт се извършва единичен обмен (чете се или се записва една порция данни) по предния фронт на тактовия импулс.

      В зависимост от начина на четене на данни, има два вида синхронни SRAM. Първият вид се нарича SRAM с непосредствен изход (Flow through SRAM). Тази памет не притежава изходен даннов регистър. Прочетеното съдържание на клетката излиза на данновите линии и достигат процесора, който следва да ги фиксира във входен регистър.

 

Фиг. 4.2.1.14.  Обобщена логическа структура на SSRAM

 

      В рисунката на логическата структура регистърът  Pipeline RG  е едно незадължително допълнение, което следва да присъства само когато става дума за памет, поддържаща конвейерен достъп до данните. За нея ще стане дума по-нататък, когато ще поясним този вид достъп.

      Изпълнението на операция “четене” е показано на следващата времедиаграма. Всички превключвания стават по предния фронт на тактовите импулси CLK.

 

Фиг. 4.2.1.15.  Типична времедиаграма  Flow through SRAM  при четене

 

      Вътрешният адресен регистър  Reg_Addr  се зарежда от сигнал  EAL (Enable Address Load),  само когато той има активно ниво. По време на следващия такт се осъществява достъп до адресираната клетка и прочетените данни постъпват на изходната даннова шина  Data_Bus. Вътрешният адресен регистър  Reg_Addr  работи като брояч, чието начално съдържание се записва по предния фронт на сигнала CLK, когато е подаден сигнал EAL. Това се прави, когато се изпълнява пакетен режим на четене (Burst SRAM). В този режим се формират последователни адреси (Y,Y+1,Y+2,Y+3) и се изчитат съдържанията на последователни клетки [ (Y), (Y+1), (Y+2), (Y+3) ], обикновено 2 или 4. Сигналът на тактовата последователност се използва в структурата на паметта главно за синхронизация на процесите със системната шина.

      При операция “запис” записваните данни се задържат на един такт след записа на адреса в адресния регистър  Reg_Addr  като временно престояват във входния даннов регистър Reg_Input. Така се налага след зареждане на адреса да бъде задържано и подаването на сигнала EAL (Enable Address Load). Записът се изпълнява по време на такта след прехода на сигнала GWL в активно ниво, т.е. по предния му фронт.

 

Фиг. 4.2.1.16.  Типична времедиаграма  Flow through SRAM  при запис

 

      Изобразената на времедиаграмата последователност се определя като протокол със задържан запис. При него е невъзможна операция “запис” в два съседни такта, ако адресите им не са съседни. Така данновата матрица престоява един такт, т.е. записът е на един такт по-бавен. Такова закъснение липсва само при пакетния запис.

      За управление на пакетния цикъл към паметта са възможни още следните сигнали:

·          not(ADSP)   (ADdress Status of Processor) – сигнал с който процесорът или кеш-контролерът отбелязва фазата на адреса на текущия цикъл ;

·          not(CADS)   (Cache ADdress Strobe) – стробиращ фазата на цикъла сигнал.

      Споменатите сигнали се използват за осъществяване на записа на началния адрес на цикъла във вътрешния регистър на адреса. Всеки един от тези сигнали инициира цикъл на обръщение към паметта, който може да бъде единичен (single) или пакетен (burst). Има още един сигнал – not(ADV)  (ADVance), който се използва за преход към следващия адрес в пакетния цикъл. Както читателят навярно вече е забелязал, тези сигнали, по разбираеми причини, не са показани на фигура 4.2.1.13.

      Всички управляващи сигнали, с изключение на OE, са синхронни с положителния (нарастващия) фронт на тактовия сигнал CLK. Това означава, че стойностите на входните сигнали трябва да се установяват преди появата на предния фронт на тактовите импулси и да изчезват след неговия заден (спадащ) фронт. При операция четене данните ще бъдат действителни именно в този времеви интервал. Интегралните схеми на SSRAM паметта, обикновено имат още и сигнал за установяване на режима за отброяване на адреса, т.е. напред или назад.

По-нататъшно увеличаване на бързодействието се постига чрез използване на синхронни SRAM с двойна скорост (Double Data Rate SRAM) DDR SRAM, чиято усложнена архитектура позволява в рамките на един тактов импулс да се записват или четат две числа. Още по-бързи са синхронните SRAM с четворна скорост (Quad Data Rate SRAM) QDR SRAM. Те работят на същия принцип, както DDR SRAM, но имат отделна входна и изходна шина, по всяка от които в рамките на един тактов импулс се обменят по 2 числа.

Приложенията им, както и тези на DDR SRAM, са обикновено в сървъри и работни станции. Времето за достъп на статичните памети е от порядъка на няколко [ns].

·         Конвейерна статична памет (Pipeline SSRAM).

      Тази памет представлява по същество синхронна статична памет или още статична памет за синхронен пакетен обмен (Sync Burst SRAM). На изходната шина е поставен регистър  Pipeline_Reg. Вътрешната й структура е оборудвана с двойки допълнителни регистри-фиксатори - Reg_Input_1  и  Reg_Addr_Write_1,  Reg_Input_2  и  Reg_Addr_Write_2,  които удържат данните, което позволява операциите четене или запис в дадена клетка, да се извършват едновременно с предаването на адреса на друга клетка. В такава памет както при четене, така и при запис, изходната шина Data_Bus се използва във време на втория такт, който следва след такта, в който е инициирана дадена операция. Както и в предходния вид памет, записът в запомнящия масив се задържа, докато се появи свободен такт. Така на операция четене се предоставя приоритет. Споменатите по-горе двойки регистри са необходими по причина на това, че последователните тактове на четене могат да бъдат задържани до два такта на запис. Задръжката на данните относно синхронизиращия фронт е не повече от 2[ns], т.е. става дума за работа с честоти от порядъка на 250[MHz] (с период от 4[ns]) и до 300[MHz].

      Развитие в това направление е статичната памет с удвоена честота DDR SRAM, чиято работна стойност достига порядък от 750[MHz]. Но и това не е предел, вече беше споменато за QDR SRAM – памет с четирикратно повишена честота (спрямо входната тактова). В тази памет входната даннова шина е отделена от изходната, което прави възможно съвместяването на операция четене с операция запис. Обменът по всяка от шините протича с удвоена честота, което е показано на фигурата по-долу.

 

Фиг. 4.2.1.17.  Времедиаграма  на QDR SRAM  памет

 

      Освен това конвейерната памет (Pipeline SSRAM) може да обработва няколко последователни клетки за един цикъл. За целта е достатъчно да се предаде адресът на първата клетка, а следващите ще се формират автоматично в структурата на паметта. Това се постига чрез 2-разряден брояч, ориентиран към 4-тактов пакетен цикъл на обмен

      Излизащите на изхода на паметта данни следва да се консумират със скоростта, с която се появяват. За сметка на усложненото апаратно осигуряване на конвейерната памет времето за достъп до първата клетка от пакета данни се удължава с един такт, което обаче не се отразява практически на производителността, тъй като останалите клетки се отварят без закъснения. Този тип статична памет се използва за реализация на процесорната кеш-памет от второ ниво.

      По-задълбоченото представяне на този вид статични памети, както и на предходните, ние считаме тук за неуместно. Разбирането на автора е, че изясняването на паметта като цяло, може да бъде постигнато само в една отделна книга. Проблемите в реалните реализации на интегралните памети и тяхното съчетаване с изискванията на комплектоващите ги структури, са много специфични и сериозни. Паметта като самостоятелно устройство е безсмислена. Не можем да не споменем вечния глад за памет във всяка система, което оправдава непрекъснатите научни и технологични изследвания в тази област.

 

Следващият раздел е:

4.2.2  Полупроводникови динамични памети.  Първа част – DRAM,  SDRAM,  SDR,  DDR,  DDR2,  DDR3,  DDR4,  DDR5