Последната актуализация на този раздел е от 2019 година.

 

 

3.2   ЛОГИЧЕСКИ  ВЪЗЛИ

 

 

      Представянето на логически схеми със сложна логическа структура се осъществява с условни графични означения (УГО), които се построяват по същите правила, които бяха представени в началото на раздел 3 на тази книга. Тези правила са достатъчно общи и това им позволява да се приложат на всяко по-високо обобщаващо ниво – елементи, възли, устройства, системи.

      Позиционното означение DD99 от фигура 3.2.1 по-долу например представлява УГО на двоично-десетичен реверсивен брояч. Четем това означение така: правите динамични входове +1 и -1 увеличават или съответно намаляват вътрешното съдържание на брояча с единица при всеки входен импулс, т.е. изпълнява се една от следните микрооперации: СТ:=(СТ)+1 или СТ:=(СТ)-1. Според поставените на тези входове указатели, изходното състояние на брояча се превключва по предния фронт на входните импулси. Правият статичен вход R служи за нулиране (изчистване) на съдържанието на брояча, т.е. импулсът, подаден на този вход, изпълнява микрооперация СТ:=0.

      Този тип брояч се нарича още програмируем, тъй като подадената четирибитова комбинация на паралелните входове, които са означени с тегловните си коефициенти 8421, се записва като ново съдържание на брояча (разбирайте като начално съдържание за следващия ход на броене). Записът се осъществява чрез активната нула, подадена на вход С, т.е. в този случай се изпълнява микрооперация  СТ:=”input data”. Ако е записана константата 1000, т.е. 8, то в режим на броене, след прибавяне на първата единица ще се получи 9, после 0, 1, 2, 3, и т.н. Тъй като след 9 следва комбинация 0, броячът се определя като кръгов, и още той е десетичен, тъй като вътрешните му състояния са 10.

      На изхода CR (carry) се появява единица при възникване на десетичен пренос. На изхода BR (borrow) се появява единица при възникване на десетичен заем. Тези два изхода служат за реализация на 2/10-чни броячи с по-голяма разрядност, т.е. при каскадно свързване на едни и същи схеми. Съдържанието на брояча е достъпно за четене от изходите, означени също чрез своите тегла – 8421. На УГО на логическия елемент са означени и двата извода за подаване на захранващите потенциали. Около изводите на УГО са поставени номерата на “краченцата” (пинове или изводи) на интегралната схема, чието означение SN74192, е поставено непосредствено след позиционното. В този случай УГО представя една реална конструктивно завършена логическа схема, имаща съответните технически параметри.

 

                                     

Фиг. 3.2.1.  Условни графични означения на логически възли

 

      УГО на логическия елемент DD100 от фигура 3.2.1 представя елемент, чиято функция е означена с кода DC (decoder), т.е. дешифратор (виж таблица 3.1). Входната двоична комбинация е четирибитова, като отделните входове са означени с теглото си – 8421. Изходите на дешифратора са седем. Това означава, че той е непълен и следователно има някакво специално предназначение. Читателите с повече опит вероятно разбират, че става въпрос за дешифратор, който управлява някакъв вид 7-сегментен индикаторен елемент – най-вероятно изобразяващ десетична цифра. Означението на изходите на дешифратора с малките латински букви (a-b-c-d-e-f-g) е общоприето в литературата. Входът, означен с буквата S, е предназначен за гасене на индикатора, което се постига, когато всички изходи на дешифратора се установят в съответното състояние (виж таблица 3.2). Читателят вероятно се досеща вече, че входовете на този дешифратор могат да бъдат съединени съответно с изходите на описания преди това 2/10-чен брояч, с което се образува една завършена съвкупност от три логически възела (брояч, дешифратор и индикатор), имаща конкретно и твърде потребно приложение. В същото време, особено бихме искали да подчертаем, че описаната тривиална съвкупност от логически възли има достатъчно универсални възможности и в този смисъл тя се нуждае от съответното управление. А управлението е реализация на предварително синтезирания алгоритъм, както вече пояснихме в началото.

      На следващата фигура 3.2.2 – рисунка а), УГО с позиционен код DD122 изобразява четирибитов изместващ на един бит надясно регистър (RG®), който може да записва входна информация по два начина – паралелно 4 бита и последователно 4 бита след 4 измествания. Прочитането на съдържанието на регистъра може да става по същите два начина. За последователно записване (чрез изместване на съдържанието) на четирите бита на новата комбинация е предназначен входът, който е означен така: 0®. Едновременното (паралелното) записване на четирите входни бита (с номера на разрядите 0123) се осъществява по задния фронт на импулса, постъпващ на динамичния вход С, но само ако преди това е установено разрешение за тази микрооперация, чрез статическия входен сигнал EWR (enable write). Както се вижда на фигурата, буквата Е е отделена в зоната, което означава, че нейната функция се отнася и за двата входа, подведени към тази зона. Докато разрешението за паралелен запис е активна единица, то разрешението за последователен запис е активна нула.

      Функционалният код във вид на ромб с хоризонтален диагонал в информационното поле на изходите означава, че последните са вътрешно буферирани, т.е. могат да се изключват логически, като преминават в “третото логическо състояние” – висок импеданс. Това състояние се постига чрез подаване на логическа единица на статическия вход, означен с буква Е и ромб.

 

                                            

Фиг. 3.2.2.  Условни графични означения на логически елементи

 

      В края на този пункт ще представим някои допълнителни похвати, които се използват при изчертаване на принципните логически схеми на цифровата техника. Например, ако изобразяваното устройство съдържа няколко еднакви структурни елемента с голям брой изводи, които имат едно и също функционално предназначение, тогава е възможно един от елементите да се изчертае напълно подробно (на ниво градивни елементи), а останалите могат да бъдат изобразени опростено, с по-малък брой изводи (т.е. обобщено). В зоната на съкращаваните изводи се указват един под друг кодовете на първия и последния от тях, а линиите на логическите (електрическите) връзки се обединяват в една групова връзка, която се нарича шина.

      На фигура 3.2.2, рисунка б) показва как може да бъде опростено изобразяването на едно постоянно запомнящо устройство, състоящо се от две еднакви схеми с еднократно програмиране (елементи с позиционен код DD222 и DD223). Поставените номера около изводите на логическите елементи в случая са само условни, за да бъде възможно илюстрирането им в логическия елемент със съкратен набор изводи.

      Цифровите (логическите) интегрални схеми често съдържат по няколко еднакви градивни елемента. Последните могат да бъдат както логически, така и от друг тип. УГО на такива елементи могат да ги изобразяват както съвместено, така и по отделно, което зависи от общото разположение на елементите в цялостния чертеж и от преценката на проектанта (виж фигура 3.2.3, позиции DD130, DD130.1 и DD130.2). Отделните елементи могат да бъдат при необходимост ориентирани ортогонално, според изискванията за посоките на разпространение на информацията. Както се разбира от фигурата, принадлежността към дадена обща конструктивна единица става ясна от структурата на позиционния код. Този начин на установяване на абстрактна връзка между точки явно не свързани (с линии, шини, магистрали или с друг тип връзки), която се постига с помощта на подходящи идентификатори, е един от основните принципи в графичното представяне на принципните схеми.

      Елементите, които са изобразени в една колона, могат да бъдат разделяни от линии за връзка, както е показано на фигура 3.2.3 в елемента DD140. В този случай контурните линии на УГО се прекъсват, като разстоянието между техните краища е ³ 1 [мм].

 

Фиг. 3.2.3.  Възможности при изобразяване УГО

 

      По-нататък тук искаме да разгледаме въпроси, свързани със синтеза на принципната логическа схема на логически възли от тип двоичен брояч, както и да изложим особеностите на тяхното функциониране. При това ще имаме предвид тригерните схеми от предидущия раздел, където беше обърнато внимание на някои техни особености.

      За синтез на брояч е необходим Т-тригер. Ще припомним още и тезата, че броячът може да се разглежда като частен случай на натрупващ суматор (книга [2], раздел II), който реализира операции от вида  i:=i±1. В този смисъл е актуален въпросът за бързодействието на брояча или с други думи за максималната честота, с която той може да брои, което зависи от времето за разпространение на преносите.

      Ще разгледаме най-напред асинхронния Т-тригер, показан в предидущия раздел на фигура 3.1.19. Този тригер е от тип MS със забраняващи връзки и неговата допълнена логическа схема и УГО са показани по-долу на фигура 3.2.4. Означените номера на логическите елементи в логическата схема на тригера от фигура 3.2.4 са същите, като означените в схемата от фигура 3.1.19. В логическата схема са изобразени приоритетните установъчни входове, а в УГО – изходите на ускорените пренос (CR) и заем (BR) (справка за мнемоничните кодове, употребени в УГО може да направите тук в Таблица 3.1).

 

Фиг. 3.2.4.   Асинхронен MS Т-тригер със забраняващи връзки и ускорени изходи за заем и пренос

 

      Преди да разгледаме логическия възел като такъв ще представим времедиаграмата за установяване на тригерната схема от фигура 3.2.4.

 

Фиг. 3.2.5.  Времедиаграма за установяване в 0 и в 1

 

      Както може да се види от времедиаграмата (фигура 3.2.5), тригерът се нулира (Q: 1®0) с появата на активна логическа нула на R-входа. Процесът на нулиране протича лавинообразно и за да бъде гарантирано неговото правилно завършване, продължителността на установяващата нула следва да бъде не по-малка от 4.t, като с t е означена продължителността на фронта при превключване на един логически елемент в схемата. Тъй като при установяване на тригера логическата стойност на вход Т е нула (Т=0), логическите елементи

не се превключват

ето защо не са изобразени на фигурата. Времедиаграмата изобразява три последователни превключвания на тригера – нулиране, установяване и пак нулиране.

      От времедиаграмата могат да се направят следните изводи:

·         При сигнал  not(S)=0  най-напред се превключва правия изход на тригера (Q:=1), а при сигнал  not(R)=0 същият изход на тригера се превключва последен (Q:=0);

·         В чувствителната времева зона (означена с тъмна ивица), по време на превключването, за време от около (2.t) и двата изхода на тригера се намират в състояние единица.

      Изказаните оценки и изводи следва да се имат предвид от проектанта при управление на състоянията на тригера.

      Ще разгледаме логическата схема на сумиращ 4-битов двоичен брояч с последователен пренос, (виж фигура 3.2.6), построен с помощта на разгледания вече асинхронен Т-тригер.

 

Фиг. 3.2.6.  Принципна логическа схема на 4-битов брояч с последователен пренос

 

      Ако вместо правите изходи Q в схемата се подключат инверсните изходи на тригерите not(Q), получената логическа схема ще работи като изваждащ брояч, т.е.   i:=i-1.

      За да поясним обобщаващите възможности на стандарта, ще представим УГО, което съответства на по-горе представената логическа схема.

 

Фиг. 3.2.7.  Обобщено УГО на схемата от фигура 3.2.6

 

      От схемата на фигура 3.2.6 се вижда, че броячът се реализира, като правите изходи на тригерите се използуват в качеството си на входни сигнали към по-старшите разряди. Останалите изходи на тригерите не се използват. За да се осигури работно състояние, всички установъчни входове S са обединени и на тях се подава логическа константа “1”. Всички R входове са също обединени за да се постига едновременно нулиране съдържанието на тригерите, т.е. на брояча. Като вход на брояча се явява Т-входът на най-младшия тригер. Всеки единичен импулс, постъпил в брояча води до неговото превключване в ново състояние. Състоянията са 16 на брой ( 24=16 ) – от комбинация 0000 до комбинация 1111. За да се направи анализ на функционирането на логическата схема на брояча трябва да се построи времедиаграма за неговото превключване в няколко последователни състояния, като не забравяме, че най-интересните превключвания са от 0111 в 1000 и от 1111 в 0000, тъй като те са свързани с вътрешното максимално разпространение на преносите при събирането:

 

 

      Както може да се види от фигура 3.1.20 (в предходния раздел), този тип тригери се превключва по задния фронт на входния импулс, като новото състояние е противоположно на изходното и възниква със закъснение (4.t). При тези съображения времедиаграмата за превключване на 4-битовия брояч с последователен пренос ще изглежда както е показано на фигура 3.2.8.

 

Фиг. 3.2.8.  Времедиаграма за превключване на 4-битовия брояч с последователен пренос

 

      Най-същественият извод от анализа на времедиаграмата е, че времето за превключване на един n-разряден двоичен брояч с последователен пренос от състояние 011…11 в състояние 100…00, а така също от състояние 111…11 в състояние 000…00, може да се оцени с формулата:

      Така ако високото ниво на входния сигнал Т е с минимална продължителност от (2.t) и към него прибавим за спадащия фронт още едно t, плюс минималната продължителност на ниското ниво от (n.4.t) и още едно t за следващия преден фронт, то за периода TT на сигнала Т се получава следната минимално възможна продължителност:

      При този резултат може да се твърди, че максималната честота, с която могат да се явяват единичните импулси на входа Т на подобен n-разряден брояч, се оценява както следва:

при това коефициентът на запълване на входната последователност не бива да бъде по-голям от:

      Получените оценки за характеристиките на синтезирания брояч не могат да ни радват. Това се отнася най-вече за максималната честота на броячните импулси. Ето защо се търси логическа схема с по-добри скоростни характеристики. Новото схемно решение се получава въз основа на теоретичния синтез на суматор с паралелен пренос, изложен в книга [2], пункт 1.7. Горещо препоръчваме на читателя, като изхожда от системата логически уравнения на функциите на преносите в отделните разряди, да получи уравненията на логическите функции за входовете на двоичния брояч - Т0, Т1, Т2, Т3 и т.н. При получаване на тези уравнения той следва да се води от разбирането, че в суматор, в който вторият операнд винаги е константата “1”, местните преноси са невъзможни. Като възможни остават само транзитните преноси. В общия случай, крайните уравнения на функциите на преносите, които са еквивалентни на функциите за възбуждане на входовете на тригерите в брояча (частен случай на суматор от натрупващ тип), могат да се изразят със следното общо уравнение:

      В резултат на приложението на уравнение (3.2.5) е получена логическата схема на двоичен брояч с паралелен пренос, представена на фигура 3.2.9.

 

Фиг. 3.2.9.  Принципна логическа схема на 4-битов брояч с паралелен пренос

 

      Функционирането на получената логическа схема е представено чрез времедиаграмата от фигура 3.2.10.

 

Фиг. 3.2.10.  Времедиаграма за превключване на 4-битовия брояч с паралелен пренос

 

      Броячът се превключва през всички вътрешни състояния, започвайки от изходното – “00”. Входните импулси, превключващи тригерите, се явяват едновременно във всички необходими разряди, в резултат на което тригерите се превключват паралелно във времето. Така двете най-тежки превключвания на брояча – от състояние “07” в състояние “08” и от състояние “15” в състояние “00” се осъществяват за време, което не зависи от неговата разрядност. Това време е времето за превключване на един тригер, т.е.

      Така с въвеждането на логическите елементи И, които реализират уравненията на паралелния пренос, което представлява незначително апаратно разширение в схемата на брояча, се получава n-кратно увеличение на неговото бързодействие, което може да се оцени като един високо ефективен резултат.

      По-нататък ще бъде изяснено използването на допълнителните изходи на тригера CR и BR. Допълнителните изходи реализират функциите на транзитния пренос (заем), които са коментирани при анализа на времедиаграмата за превключване на Т-тригера, представена на фигура 3.1.20. По-долу на фигура 3.2.11 е представена принципната логическа схема на сумиращ двоичен брояч с последователен пренос, в която са използвани изходите CR на тригерите. Тези изходи са допълнени с инвертори за да се получи правата стойност на функциите на преноса във всеки отделен разряд.

 

Фиг. 3.2.11.  Принципна логическа схема на 4-битов брояч с последователен пренос с използване на изходите за ускорен пренос CR

 

      На фигура 3.2.12 е представена времедиаграмата за превключване на брояча последователно през всичките му вътрешни състояния. Най-тежките превключвания са онези, в резултат на които всички тригери сменят състоянието се, а именно от “07” в “08” и от “15” в “00”. В схема с последователен пренос това означава, че след задния фронт на поредния входен импулс Т0, последователно се формират импулсите Т1, Т2, Т3 и т.н., т.е. закъснението на най-старшия (n-1)-ви входен импулс, може да се оцени на  {(n-1).t} [s]. След още  {4.t} [s]  последният (n-1)-ви тригер формира окончателното състояние на брояча. С други думи времето за това най-тежко превключване може да бъде оценено с формулата

      Сравнен с (3.2.1) този резултат е значително по-добър и много близък до този на схемата с паралелен пренос (3.2.6).

 

Фиг. 3.2.12.  Времедиаграма за превключване на 4-битовия брояч от ускорен последователен пренос

 

      С цел да се намали времето за превключване на брояча, последователно разпространяващите се преноси могат да бъдат стробирани от входния броячен импулс Т, както е показано на фигура 3.2.13. Стробирането се постига чрез логическата функция:

      В резултат на конюнкциите на преносите CR с входния импулс Т ще бъдат “отрязани” закъсненията на задните фронтове в последователно възникващите входни импулси Т1, Т2, Т3 и т.н. Това ще доведе до едновременно стартиране на превключванията на всички тригери в брояча. В тази схема с последователен пренос време за превключване на брояча може да се оцени така:

което представлява много добър резултат.

 

Фиг. 3.2.13.  Стробиране на последователните преноси

 

      На фигура 3.2.14 е представена принципна логическа схема на двоичен изваждащ брояч с последователен заем.

 

Фиг. 3.2.14.  Принципна логическа схема на 4-битов изваждащ брояч с последователен заем с използване на изходите за ускорен заем BR

 

      Изложеното илюстрира не просто различните схемни решения за двоичен брояч, не това беше нашата цел. Изложеното по-скоро илюстрира дълбоко аналитичното и проницателно отношение, което Конструкторът следва да има към избора както на градивни елементи, така и на логическото схемно решение на синтезирания логически възел.

      Изложеното съвсем не изчерпва коментираната тема, а и както беше отбелязано по-горе, не такава е била целта. Бихме желали, проведеното току що изследване върху част от възможностите на асинхронния Т-тригер със забраняващи връзки, да бъде един добър пример и стимул за читателя да извърши свои самостоятелни изследвания и върху останалите MS и Edge-тригерни структури, което би му осигурило едно фундаментално познание на разглежданите проблеми.

 

 

 

Следващият раздел е:

3.3  Правила за оформяне на конструктивните чертежи